uvm 验证 -凯发k8网页登录

通用验证方法 (uvm) 验证是 asic 和 fpga 项目中使用的一种标准化的设计验证形式。uvm 由标准组织 促成并基于电子设计自动化行业知名公司开发的验证方法。

uvm 验证的主要目标是通过使用可重用的验证组件来提高设计验证的效率。不过，手动创建和调试 uvm 验证组件仍需要大量的工作，特别涉及新算法内容时，而且 uvm 的复杂性可能令设计团队望而生畏，妨碍它的采用。

由于为 asic 和 fpga 设计项目开发的许多算法都从 matlab^® 代码或 simulink^® 模型开始的，设计团队可以通过直接从 matlab 或 simulink 源代码生成 uvm 验证组件来减少测试平台开发工作。hdl verifier™ 可以根据 matlab 代码或 simulink 模型自动生成 systemverilog dpi 组件。这些组件可用作 uvm 验证记分板中的黄金参考检查器模型，混合信号仿真中的行为数字或模拟组件模型，或充当 uvm 验证激励的序列。

hdl verifier 还可以直接从 simulink 模型生成完整的 uvm 验证环境。hdl verifier 可从测试平台的模型中生成 systemverilog uvm 序列、驱动程序、监视程序和记分板组件。它还能为在测行为设计 (dut) 生成 systemverilog 文件。之后，行为 dut 就可以用手动编码的 rtl 或 hdl coder 生成的 rtl 来替换了。生成的 uvm 验证环境可与 siemens^® modelsim^® 或 questa^®、cadence^® xcelium™ 或 synopsys^® vcs^® 结合使用。

有关详细信息，请参阅 hdl verifier。