借助 hdl verifier™，您可以测试并验证用于 fpga、asic 和 soc 的 vhdl® 和 verilog® 设计。您可以借助与 siemens® questa™ 或 modelsim™、cadence® xcelium® 和 xilinx® vivado® 仿真器的协同仿真，使用在 matlab® 或 simulink® 中运行的测试平台来验证 rtl。您可以在 fpga 开发板上重用这些测试平台来验证硬件实现。
hdl verifier 可为 rtl 测试平台和完整的通用验证方法 (uvm) 环境生成 systemverilog 验证模型。这些模型可在 questa、xcelium 和 vivado 仿真器中以本机方式运行，或通过 systemverilog 直接编程接口 (dpi) 在 synopsys® vcs® 中运行。
hdl verifier 提供可通过 matlab 在 xilinx、intel® 和 microchip 板上调试和测试 fpga 实现的工具。您可以将探测器插入设计中并设置触发条件，以将内部信号上传到 matlab 中进行可视化和分析。
rtl 验证
使用 matlab 和 simulink 测试平台通过与 hdl 仿真器的协同仿真来验证 asic 或 fpga 的 hdl 代码。为单元级或芯片级测试中使用的验证环境生成 systemverilog 测试平台。
fpga 在环
使用 matlab 和 simulink 测试平台测试在 fpga 板上执行的 hdl 实现。通过以太网、jtag 或 pci express® 将您的主机自动连接到 xilinx、intel 和 microchip fpga 板。
生成 systemverilog dpi
从 matlab 函数或 simulink 子系统生成 systemverilog dpi 组件以用于功能验证环境，包括 synopsys vcs、cadence xcelium 和 siemens eda 提供的 modelsim 或 questa。
产品资源：
“借助 simulink，我们在手工编写生产 uvm 测试平台、测试序列和记分板上花费的时间几乎可以减半，从而有更多时间专注于突破性创新应用。我们针对汽车应用设计的 asic 需要依赖 uvm 进行生产验证，为这些设备开发算法曾是一项繁琐的任务，但 matlab 和 simulink 大大简化了这一过程。”
khalid chishti，allegro microsystems
