hdl coder™ 通过从 matlab® 函数、simulink® 模型和 stateflow® 图中生成可移植、可综合的 verilog® 和 vhdl® 代码来支持 fpga、soc 和 asic 的高层设计。您可以将生成的 hdl 代码用于 fpga 编程、asic 原型构建和产品级设计。
hdl coder 包括工作流顾问，可用于在 xilinx®、intel® 和 microchip 板上通过生成的代码自动进行原型构建，并为 asic 和 fpga 工作流生成 ip 核。您可以以速度和面积为目的进行优化，突出显示关键路径，并在综合之前生成资源利用率估计值。hdl coder 提供 simulink 模型与生成的 verilog 和 vhdl 代码之间的可追溯性，因此支持对遵循 do-254 及其他标准的高完整性应用进行代码验证。
应用开发
使用 wireless hdl toolbox™ 中的子系统和模块设计通信算法，或使用 vision hdl toolbox™ 开发视觉处理算法的流式实现。实现复杂的低延迟电机控制系统。
早期验证
与 hdl verifier™ 结合使用以确保您生成的 rtl 代码将在其系统环境中按要求运行。使用与领先的 hdl 仿真器的协同仿真，通过 matlab 和 simulink 测试平台验证生成的 hdl。使用 fpga 在环测试验证您的设计在 fpga 开发板上的实现。
| 示例
产品资源:
“simulink 有助于系统架构师和硬件设计人员进行沟通。它就像一种共用的语言，我们通过它来交换知识、构想和设计。simulink 和 hdl coder 使我们能够专注于开发算法和通过仿真完善设计，而不是检查 vhdl 语法和编码规则。”
marcel van bakel，飞利浦健康
